WORK3

実習

テンプレート: alu.vhd

テストベンチ: test_alu.vhd

0)作業ディレクトリに、上記2つのファイルをコピーする。

% cd ~/vhdl
% cp /home/teacher/wada/public_html/cad00/work3/alu.vhd  .
% cp /home/teacher/wada/public_html/cad00/work3/test_alu.vhd  .

1) VHDLを完成させ、VSSにて正常動作を確認せよ!

 


実習&課題4

 

2) 回路合成を行う。

面積最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
を求める。
(プリントする回路図では、クリテイカルパスを以下の方法でハイライトさせること。)

3) クリティカルパスのハイライト方法

回路図を表示させ、

Analysys -> Highlight -> CriticalPath

4) 信号線の入力からの遅延時間を調べる方法

信号線をクリックして選択し、

Analysis -> ShowTiming
(マウス右ボタンのポップアップメニューでも使える)

5) 次にTOPの回路の中にあるすべてのBOX(他の回路が違うレベルにある)を展開(同一レベルに)する。

BOXをクリックして選択、

Attribute -> Optimization Directives -> Cell...

Ungroup Cell's Hierarchy をチエックし、Apply

これをすべてのBOXに対して行う。

6) 展開した回路に対して2)と同じものを求める。

面積最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
を求める。
(プリントする回路図では、クリテイカルパスを以下の方法でハイライトさせること。)

 

下記の内容を含むレポートを提出する。