テンプレート： alu.vhd
テストベンチ： test_alu.vhd
０）作業ディレクトリに、上記２つのファイルをコピーする。
１） VHDLを完成させ、VSSにて正常動作を確認せよ！
２） 回路合成を行う。
面積最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
を求める。
（プリントする回路図では、クリテイカルパスを以下の方法でハイライトさせること。）
３） クリティカルパスのハイライト方法
回路図を表示させ、
Analysys -> Highlight -> CriticalPath
４） 信号線の入力からの遅延時間を調べる方法
信号線をクリックして選択し、
Analysis -> ShowTiming
(マウス右ボタンのポップアップメニューでも使える)
５） 次にTOPの回路の中にあるすべてのBOX（他の回路が違うレベルにある）を展開（同一レベルに）する。
BOXをクリックして選択、
Attribute -> Optimization Directives -> Cell...
Ungroup Cell's Hierarchy をチエックし、Apply
これをすべてのBOXに対して行う。
６） 展開した回路に対して２）と同じものを求める。
面積最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
速度最小での回路図、面積、クリティカルパス遅延、クリテイカルパスの入力ピンと出力ピン
を求める。
（プリントする回路図では、クリテイカルパスを以下の方法でハイライトさせること。）
下記の内容を含むレポートを提出する。