構成設計補足

琉球大学　情報工学科　和田　知久

順序回路の設計の補足

• VHDL４で以下の順序回路を設計した。

• この時以下の記述をした。

architecture RTL of ADDMUL is
　　signal Q : unsigned (7 downto 0);
begin
process(Clk)
　　variable A : unsigned (7 downto 0);
　　begin
　　　　if rising_edge(Clk) then
　　　　　　　　----------
　　　　　　　　-- MUX
　　　　　　　　----------
　　　　　　　　MUX: if (GetInput = '1') then
　　　　　　　　　　　　A := Input;
　　　　　　　　else A := Q;
　　　　　　　　end if MUX;
　　　　　　　　----------
　　　　　　　　-- ADD1 & MUL2
　　　　　　　　----------
　　　　　　　　Q <= Shift_left((A + 1),1);
　　　　end if;
　　end process;

• process文のセンシテビティリストは "Clk"であり、"Clk"が変化した時に、process文の中身が実行される。
• しかし、実際の回路の動きを見ると、MUXや加算やshiftは"Clk"の立ち上がりエッジ前に計算されて、
  クロック立ち上がりエッジで"Q"への代入が行われている。

• しかし、VHDLシミュレータで見ると、以下のようになるので、注意が必要！
• 信号代入文（＜＝）でその時間差を区別している。

• まとめると、上記のような記述は以下のような回路を生成する。

• したがって、複数FFがある場合は、以下のような回路を合成し、これは各FF（レジスタ）間のデータの流れを記述しているので、このような記述をレジスタトランスファー（RTL）記述と言う。

シンプルなガロア乗算器

• 仕様書を最も素直に実現するといかのような感じになるでしょう。

• 入力が０の場合の例外処理、と加算後が１５以上になった場合の処理が必要です。

リニア・フィードバック・シフトレジスタ（LFSR）

CLK信号は省略されている。
＋記号はEXOR（排他的論理和）

• 上記のようなFFを直列に接続し、出力をフィードバックしたものをリニア・フィードバックシフトレジスタという。

• 単純ではあるが、色々な場所で用いられている。

１）携帯電話　CDMAのCにあたるCODE（擬似ランダムなシーケンス）の生成
２）データの暗号化と復号化
３）LSI内蔵テスト回路のランダムシーケンス生成

• シフトレジスタのシフトの様子を以下に示す。周期１５のシーケンスを繰り返す。この周期１５の中で、０は7つで、１は８つで、これにより、擬似ランダムなシーケンスを生成できる。

１	０	０	０
０	１	０	０
０	０	１	０
０	０	０	１
１	１	０	０
０	１	１	０
０	０	１	１
１	１	０	１
１	０	１	０
０	１	０	１
１	１	１	０
０	１	１	１
１	１	１	１
１	０	１	１
１	０	０	１
１	０	０	０

• 実は上記はGF(２^４）の表と同じになっている。うまく利用すれば、LFSRでガロア乗算が可能である。

以上